数字锁相环相位噪声影响因素分析

发布时间:2022-10-24 10:15:04 来源:网友投稿

摘要:数字锁相环作为广泛应用的一种频率合成技术,相位噪声是其关键的技术指标。介绍数字锁相环的关键组成部分,从数字锁相环的相位噪声分析模型出发,阐述各组成部分对相位噪声产生的影响,并分析各部分关键指标的选型依据,然后利用仿真软件搭建仿真模型验证分析结果。为数字锁相环的设计,提高相位噪声性能提供了参考依据。

关键词:数字锁相环; 相位噪声; 频率合成器

中图分类号:TN911文献标识码:A

文章编号:1004-373X(2010)15-0047-03

Analysis of Factors Influencing Phase Noise in Digital PLL

YAO Guo-guo, LI Bao-sen

(China Air-to-air Missile Research Institute, Luoyang 471000, China)

Abstract: The digital phase-locked loop(PLL) is regarded as a widely-used technology for frequency synthesizing, in which the phase noise is a key performance index of digital PLL. The key components of the digital PLL is introduced. Proceeding from the phase noise of the digital PLL analysis model, the effect of the key components on the phase noise is elaborated and the foundation of the model selection for the key index is analyzed. The analysis result is verified with the simulation model built by the simulation software. The reference is provided for the design of digital PLL with better phase noise performance.

Keywords: digital phase-locked loop; phase noise; frequency synthesizer

0 引言

相位噪声作为频率合成器的一项重要技术指标, 其性能好坏直接影响了电子系统的性能。用这种信号不论做发射激励信号, 还是接收机本振信号以及各种频率基准时, 这些相位噪声将在解调过程中都会和信号一样出现在解调终端, 引起基带信噪比下降, 影响电子系统目标的分辨能力。在通信系统中使话路信噪比下降,误码率增加,在雷达系统中影响目标的分辨能力[1-2]。

数字式频率合成器能提供长期频率稳定度与短期频率稳定度都比较高、杂波少的信号输出,而且波道数目多、体积小、易于数字化和集成化。数字锁相环构成的数字式频率合成器是目前通信、仪表、雷达等电子技术中广泛应用的一种频率合成技术[3]。研究低相位噪声、高可靠性频率合成器是系统发展的重要方向。研究数字锁相环的相位噪声影响因素,对于改善相位噪声,提高系统性能具有重要意义。

1 相位噪声分析

数字锁相环频率源的基本组成主要有:参考源、数字分频器、鉴相器、环路滤波器、压控振荡器(VCO)等组成[4]。与模拟锁相环路相比,数字锁相环频率源只是在环路中插入了一个÷N数字分频器,它的作用是对压控振荡器的输出信号进行数字分频,分频比可随实际需要确定。

1.1 相位噪声模型分析

锁相环中的分频器、鉴相器、振荡器等基本电路都会不同程度地引入噪声到锁相环系统中。噪声和干扰具有随机性,具体分析计算非常困难,虽然可以借助ADS等仿真软件进行分析,但也必须借助锁相环的相位模型来研究。

数字锁相环相位噪声模型如图1所示[5-6]。

图1 数字锁相环的相位噪声模型

图1中:Kd为鉴相增益;F(s)为环路滤波器的传递函数;KVCO为压控振荡器的调谐灵敏度;

Sφi(f)为参考源本身的噪声经参考分频R倍后,在环路输入端的等效相位噪声;

Sφf(f)为参考分频器所引入的触发相位噪声;

Sφp(f)为鉴相器的相位噪声和环路内放大器的相位噪声;

Sφn(f)为可变分频器的触发相位噪声;

SφVCO(f)为压控振荡器开环的相位噪声;

Sφo(f)为环路输出的相位噪声。

由输入端的参考源引起的输出相噪为:

Sφoi(f)=N2H(jω)2Sφi(f)

(1)

由参考分频器Sφf(f)引起的输出相噪为:

Sφof(f)=N2H(jω)2Sφf(f)

(2)

由Sφp(f)引起的输出相噪为:

Sφop(f)=N2H(jω)2Sφp(f)/K2d

(3)

由Sφn(f)引起的输出相噪为:

Sφon(f)=N2H(jω)2Sφn(f)

(4)

由Sφvco(f)引起的输出相噪为:

SφoVCO(f)=He(jω)2SφVCO(f)

(5)

则环路输出总的相位噪声为:

Sφo(f)=Sφoi(f)+Sφof(f)+Sφop(f)+

Sφon(f)+SφoVCO(f)=

[Sφi(f)+Sφf(f)+Sφp(f)/K2d+Sφn(f)]•

N2H(jω)2+He(jω)2SφVCO(f)

(6)

从式(6)看出,由于Sφi(f),Sφf(f),Sφp(f)/K2d,Sφn(f)四种相位噪声要经过环路闭环频率特性H(jω)2的过滤作用,才能到达输出端,因H(jω)具有低通特性,所以,把这类噪声通称为低通型相位噪声;而SφVCO(f)要经过环路误差频率特性He(jω)的过滤才能从环路输出,由于He(jω)具有高通特性,所以把SφVCO(f)称为高通型相位噪声。

由以上分析可知,在环路带宽内,锁相环的噪声主要由输入信号源、鉴相器、分频器N的噪声决定。而在环路带宽以外,锁相环的噪声主要由VCO的噪声决定[7]。环路对带内噪声呈现低通特性,为了有效地滤除低通型噪声,需要环路的带宽取的越窄越好;但环路对VCO噪声呈高通特性,要滤除高通型噪声,则要求环路带宽越宽越好。显然,从要求输出相位噪声最小的角度出发,存在着环路带宽和最佳参数的选择问题[8]。

1.2 参考源的相噪分析

利用数字锁相环路倍频时,理论上是参考源晶振经锁相环路倍频N/R倍,相位噪声恶化应为20log(N/R),但工程应考虑分频器R为数字计数分频器,数字电路对相位噪声将会带来额外的恶化,从而抵消了分频对相位噪声的优化,计算相位噪声恶化的公式如下[9]:

L(dB)=20log[fo/(fosc/R)]=

20log(fo/fpd)=20log N(dB)

(7)

式中:fo为输出频率;fpd为鉴相频率;

N为环路分频比;R为参考源预分频比;

fosc为参考源晶振的频率。

如某系统要求锁相环路输出:4～5 GHz,5 MHz频率步进的宽带信号,带内相位噪声小于-80 dBc/Hz@10 kHz。环路的鉴相频率应选择为5 MHz的整数分频,若选用参考源晶振为50 MHz,鉴相频率为2.5 MHz,当输出5 GHz时,对于参考源晶振的相噪,相位噪声恶化:20log(5 000/2.5)=66 dB。为满足系统相位噪声指标要求,选用的参考源晶振的相位噪声应满足:小于等于-80-66=-146 dBc/Hz@10 kHz。

1.3 鉴相器的相噪分析

另外,锁相环路中的鉴相器有一定的噪声基底,对于鉴相器产生的噪声,带内相位噪声的估算公式如式(8)所示[10]:

Lo(1 Hz)=Lfloor+20log(fo/fpd)+10logfpd=

Lfloor+20log N+10log fpd

(8)

式中:Lfloor为1 Hz带宽内的鉴相器的噪声基底;

fo为输出频率;

fpd为鉴相频率;

N为环路分频比。

按照式(8)计算,当锁相环输出5 GHz时,理论上环路带宽内最差相位噪声为:

Lfloor+20log(5 000/2.5)+10log(2 500 000)

=Lfloor+130 dBc/Hz

为满足相位噪声小于-80 dBc/Hz@10 kHz的要求,鉴相器的噪声基底Lfloor应满足Lfloor<-130-80=-210 dBc/Hz。

1.4 VCO的相噪分析

VCO的噪声也会影响带内尤其是带宽附近的噪声,特别在VCO的噪声性能较差的时候。这是由于VCO的噪声传递函数在环内是递增的,而VCO的噪声在带内是递减的,这样二者相乘使得 VCO 在带内的相位噪声贡献不再被很快抑制,因此会叠加到带内的噪声上,一定程度上恶化带内噪声。

若要对环路带宽外和环路带宽内的噪声都得到相对合理的抑制,环路带宽应选择在参考源经N2倍增后的噪声功率谱与压控振荡器VCO的噪声功率谱的交叉点比较合适。

若在该系统中选用的参考源晶振相噪指标为:小于等于-85 dBc/Hz@10 Hz,小于等于-115 dBc/Hz@100 Hz,小于等于-140 dBc/Hz@1 kHz,小于等于-148 dBc/Hz@10 kHz;VCO的相位噪声指标为:小于等于-75 dBc/Hz@10 kHz,小于等于-106 dBc/Hz@100 kHz,小于等于-125 dBc/Hz@1 MHz,小于等于-130 dBc/Hz@10 MHz;当输出频率为5 GHz时,相对于参考源晶振的相噪,相位噪声恶化:20log(5 000/2.5)=66 dB。将参考源晶振噪声、VCO噪声、经N2倍增的参考晶振噪声绘制到如图2中,若环路带宽选择在图中交叉点附近,锁相环路可得到较好的输出噪声。从图2中可以看出交叉点在30 kHz附近。

图2 环路带宽最佳选择的输出相位噪声谱

2 仿真

选用ADI公司的ADF4106作为数字鉴相器,该鉴相器的噪声基底为-216 dBc/Hz,可以满足系统指标要求。利用ADI公司的ADIsimPLL软件分别建立参考源晶振的模型,VCO模型,环路滤波器选择有源环路滤波器,环路带宽选取30 kHz,建立数字锁相环的仿真模型[11],图3是数字锁相环路的原理框图。

图3 数字锁相环路原理框图

在输出频率为5 GHz时,通过ADIsimPLL软件仿真得到相位噪声特性,如图4所示。

通过图4中相位噪声特性可以看出,输出频率为5 GHz时,数字锁相环路的相位噪声在10 kHz时仿真结果为-87 dBc/Hz左右,是可以满足要求的。通过实际电路验证,在数字锁相环输出5 GHz时,实际相位噪声为-84 dBc/Hz@10 kHz,与仿真结果基本是相符合的。

图4 输出5 GHz时的相位噪声特性

3 结语

通过分析,可以知道数字锁相环相位噪声的主要来源为:输入信号源、鉴相器、压控振荡器、环路滤波器等。本文重点研究了环路各器件对输出信号相位噪声的影响,并对主要器件的关键指标的选型进行了分析,利用仿真软件搭建仿真模型验证分析结果,对于设计数字锁相环,保证关键指标相位噪声性能的实现提供了参考依据。

参考文献

[1]贾群.频率合成器的相位噪声分析[J].电子科技,2009,22(2):40-43.

[2]陈刚.锁相环路的相位噪声分析[J].机械与电子,2009(3):112-113.

[3]袁雪林,张洪德,朱畅,等.一种改善频率合成器相位噪声的方法[J].现代雷达,2008,30(4):85-87.

[4]高峰.数字锁相环频率源相位噪声分析[J].舰船电子,2004,27(1):41-43.

[5]杨沛,张磊,王平连,等.锁相环相位噪声的研究与仿真[J].电子测量技术,2003,32(4):35-37.